Placa de desarrollo Rockchip RV1126, placa central IPC RV1109 AI SDK, Kit de desarrollo de Software vcan1748

1. SOC RV1126, Pin a Pin compatible con RV1109;

2. DDR3L (Samsung K4B4G1646E BCNB)

Se adjunta un BCNB DDR3 K4B4G1646E de 4G bit en la parte frontal y posterior de toda la placa., con un total de 8G bit DDR3;

3. SPI Nand Flash:

La versión A está equipada con SPI Nand Flash XT26G02AWSEGA de 2G bit

La versión B está equipada con SPI Nand Flash XT26G04AWSEGA de 4G bits

4. FÍSICA RMII (RTL8201F)

5. Códec (ES8311)

6.Transformador (Transformador de aislamiento de red MS10232ANL)

Pin1	VCC5V0_OTG
Pin2	OTG_DM
Pin3	OTG_DP
Pin4	Tierra

9.Ethernet&Conector de alimentación

Pin1	TX+	Pin6	RX-
Pin2	Texas-	Pin7	POE78
Pin3	RX+	Pin8	POE78
Pin4	POE45	Pin9	Tierra
Pin5	POE45	Pin10	VCC12V_DCIN

10. Conector de audio

Pin1	LED1/PHYAD1
Pin2	LED0/PHYAD0
Pin3	REINICIAR
Pin4	MICP
Pin5	Tierra
Pin6	LINE_OUT

Atrás Ver especificaciones

1.DDR3L (Samsung K4B4G1646E BCNB)

Se adjunta una DDR3 de 4 Gbit en la parte frontal y posterior de toda la placa., con un total de 8G bits;

2.Conector MIPI DSI

Pin1	IRQ	Pin11	MIPI_DSI_D3N
Pin2	PWR_ES	Pin12	MIPI_DSI_D3P
Pin3	primero	Pin13	MIPI_DSI_D0N
Pin4	I2C3_SDA	Pin14	MIPI_DSI_D0P
Pin5	I2C3_SCL	Pin15	Tierra
Pin6	Tierra	pin16	MIPI_DSI_CLKN
Pin7	MIPI_DSI_D2P	Pin17	PUBLIC_DSI_CLKP
Pin8	MIPI_DSI_D2N	pin18	Tierra
Pin9	MIPI_DSI_D1P	pin19	VCC_12V
Pin10	MIPI_DSI_D1N	Pin20	VCC_12V

3.Conector MIPI CSI

Pin1	VCC3V3_SYS	pin21	MIPI_CSI_RX0_D1N
Pin2	VCC3V3_SYS	pin22	MIPI_CSI_RX0_D0P
Pin3	SPI0_CLK	Pin23	MIPI_CSI_RX0_D0N
Pin4	LED_PWM	pin24	Tierra
Pin5	SPI0_CS0N	pin25	MIPI_CSI_CLK0
Pin6	SPI0_MISO	pin26	Tierra
Pin7	SPI0_MOSI	pin27	PWM8
Pin8	I2C1_SDA	pin28	IRC_AIN
Pin9	I2C1_SCL	pin29	PWM11
Pin10	MIPI_RX0_PDN	Pin30	PWM9
Pin11	MIPI_RX0_RST	Pin31	IRC_BIN
Pin12	Tierra	Pin32	ZOOM_ES
Pin13	MIPI_CSI_RX0_CLKP	Pin33	PWM10
Pin14	MIPI_CSI_RX0_CLKN	Pin34	P-IRIS_EN
Pin15	Tierra	Pin35	FOCUS_ES
pin16	MIPI_CSI_RX0_D2P	Pin36	ADC_IN
Pin17	MIPI_CSI_RX0_D2N	Pin37	Tierra
pin18	MIPI_CSI_RX0_D3P	pin38	VCC_1V8
pin19	MIPI_CSI_RX0_D3N	pin39	VCC_12V
Pin20	MIPI_CSI_RX0_D1P	Pin40	VCC_12V

4.Conector de función

Pin1	HOST_DM	Pin14	SDMMC0_D0
Pin2	HOST_DP	Pin15	SDMMC0_CLK
Pin3	Tierra	pin16	SDMMC0_D3
Pin4	Tierra	Pin17	RS485_CTL
Pin5	ALARMA_IN	pin18	UART3_RX_485
Pin6	SDMMC0_DET	pin19	UART3_TX_485
Pin7	ALARMA_SALIDA	Pin20	Tierra
Pin8	SDMMC0_PWREN	pin21	VCC_12V
Pin9	SDMMC0_D2	pin22	VCC_12V
Pin10	USB_PWREN	Pin23	POE45
Pin11	SDMMC0_CMD	pin24	POE78
Pin12	Tierra	pin25	POE36
Pin13	SDMMC0_D1	pin26	POE12

 

 

1.1 Descripción general
RV1126 es un procesador de visión SoC de alto rendimiento para IPC/CVR, especialmente para aplicaciones relacionadas con la IA. Se basa en un núcleo ARM Cortex-A7 de 32 bits de cuatro núcleos que integra NEON y FPU. Hay un caché I de 32 KB y un caché D de 32 KB para cada núcleo y un caché L2 unificado de 512 KB. La NPU integrada admite el funcionamiento híbrido INT8/INT16 y la potencia informática es de hasta 2,0 TOP. Además, con su fuerte compatibilidad, Los modelos de red basados ​​en una serie de marcos como TensorFlow/MXNet/PyTorch/Caffe se pueden convertir fácilmente.<hermano>
RV1126 también presenta un ISP de 14 megapíxeles totalmente basado en hardware de nueva generación (procesador de señal de imagen) y postprocesador. Implementa muchos aceleradores de algoritmos utilizados habitualmente en IPC y CVR., como HDR, 3funciones (AE, DE, AWB), LSC, 3DNR, 2DNR, afilado, diez, corrección de ojo de pez, corrección gamma, detección de puntos característicos, etc.. Todos ellos son procesamiento en tiempo real.. Cooperando con dos MIPI CSI (o LVDS/SubLVDS) y un vicepresidente ejecutivo (BT.601/BT.656/BT.1120) interfaz, Los usuarios pueden construir un sistema que reciba datos de vídeo de 3 sensores de cámara simultáneamente.
El codificador de vídeo integrado en RV1126 admite codificación UHD H.265/H.264.. También admite codificación multitransmisión., hasta un 4Kp30 y un 1080p30 simultáneos. Con la ayuda de esta característica, El video de la cámara se puede codificar con una resolución más alta y almacenarse en la memoria local y transferirse a otro video de menor resolución al almacenamiento en la nube al mismo tiempo.. El decodificador de vídeo H.264/H.265 en RV1126 admite 4Kp30 para H.264 y H.265.
Además del anterior bloque multimedia de altas prestaciones, RV1126 también contiene audio rico, memoria, y otras interfaces periféricas como I2C, SPI, PWM, etcétera. Estos pueden ayudar a los usuarios a agregar más sensores u otros periféricos a todo el sistema para mejorar la flexibilidad y la expansibilidad..
RV1126 tiene DRAM externa de alto rendimiento (DDR3/DDR3L/DDR4/LPDDR3/LPDDR4-2133) capaz de soportar anchos de banda de memoria exigentes.
1.2 Características
Las características enumeradas a continuación, que pueden estar presentes o no en un producto real, pueden estar sujetas a requisitos de licencia de terceros.. Comuníquese con Rockchip para conocer las configuraciones de funciones reales del producto y los requisitos de licencia..
1.2.1 Procesador de aplicaciones
 Cortex-A7 de cuatro núcleos
 Implementación completa del conjunto de instrucciones de la arquitectura ARM v7-A, ARM Neón Avanzado SIMD
 Neón y FPU integrados por separado
 32 KB L1 I-Cache y 32 KB L1 D-cache por CPU Cortex-A7
 Caché L2 unificada de 512 KB para Quad-Core Cortex-A7
 Tecnología TrustZone compatible
 Dominios de energía separados para el sistema central de la CPU para admitir el interruptor de alimentación interno y el encendido/apagado externo según los diferentes escenarios de aplicación
 PD_CPU0: 1st Cortex-A7 + Neón + FPU + Caché de identificación/identificación L1
 PD_CPU1: 2y Cortex-A7 + Neón + FPU + Caché de identificación/identificación L1
 PD_CPU2: 3Tercera corteza-A7 + Neón + FPU + Caché de identificación/identificación L1
 PD_CPU3: 4ª Corteza-A7 + Neón + FPU + Caché de identificación/identificación L1
 Un dominio de voltaje aislado para admitir DVFS
1.2.2 Interfaz de entrada de vídeo
 Interfaz y procesador de entrada de vídeo.
 Dos interfaces MIPI CSI/LVDS/SubLVDS, 4 carriles cada uno, La velocidad de datos máxima de MIPI CSI es de 2,5 Gbps/carril, La velocidad de datos máxima de LVDS/SublVDS es de 1 Gbps/carril
 En interfaz DVP estándar de 8/10/12/16 bits, datos de entrada de hasta 150MHz
 Admite interfaces BT.601/BT.656 y BT.1120 VI
 Admite la polaridad de pixel_clk、sincronización h、vsync configurable
<estilo de extensión =”color: #ffffff;”>RV1126 Hoja de datos Rev 1.4</durar>
 ISP
 La resolución máxima es de 14 megapíxeles.(4416×3312)
 Entrada DVP: UIT-R BT.601/656/1120 con raw8/raw10/raw12/raw16, YUV422
 Entrada MIPI: Línea de datos RX x1/x2/x4, crudo8/raw10/raw12, YUV422
 3A: incluir AE/histograma, DE, Salida de estadísticas de AWB
 FPN: Eliminación de ruido de patrón fijo
 BLC: Corrección del nivel de negro
 DPCC: Corrección de grupos de píxeles con defectos estáticos/dinámicos
 LSC: Corrección de sombreado de lentes
 BayerNO: Eliminación de ruido en bruto de Bayer, 2DNR
HDR: 3-/2-Fusión de fotogramas en un rango de alta dinámica
 TMO: 3-/2-Combinación de fotogramas Mapeo de tonos de vídeo
 WDR: Mapeo de tonos de amplio rango dinámico de un cuadro
 Debayer: Demosaico adaptativo avanzado con corrección de aberración cromática
 MCP/MCS: Matriz de corrección de color; RGB2YUV, etc..
 Gama: Corrección de salida gamma
 Eliminación de neblina/mejora: Dehaze automático y mejora de bordes
 3DLUT: 3Paleta de colores D-Lut para el cliente
 LDCH: Distorsión de la lente en dirección horizontal.
 Escala de salida*3: nivel de reducción de escala de soporte*3(W0&es;3264; W1&es;1280; W2&es;1280)
 Escala de salida*2: nivel de reducción de escala de soporte*2(W0&es;1920; W1&es;1920)
 Salida (FBC): admite YUV422/420 con compresión de búfer de trama
 3DNR: Reducción de ruido temporal avanzada en YUV
 2DNR: Reducción avanzada de ruido espacial en YUV
 Afilado: Nitidez de imagen &amperio; Mejora de bordes en YUV
 ORB: Orientado Rápido y Rotado BRIEF, un método de detección de puntos característicos
 FEC: mayor distorsión de la lente y corrección de ojo de pez
 CGC: Compresión de la gama de colores, Conversión de rango completo/rango límite YUV
1.2.3 CÓDEC de vídeo
 Decodificador de vídeo
 Decodificación en tiempo real de H.264 y H.265
 Perfil principal y Main10 para H.265, hasta el nivel 5.0 y 4096×2304@30fps
 Línea de base, principal, alto, alto10 y alto 4:2:2(sin MBAFF), hasta el nivel 5.1 y 4096×2304@30fps
 Codificador de vídeo
 Codificación de vídeo UHD H.265/H.264 en tiempo real
 Marcos I/P y referencia SmartP.
 Modos de control de velocidad de cinco bits (CBR, VBR, arreglarqp, AVBR, y QpMap)
 Hasta 100 Velocidad de bits de salida en Mbit/s
 Respaldar el retorno de la inversión (ROI)(sin limite) codificación;
 Alto perfil para H.264, hasta el nivel 5.1 y 4096×2304@30fps
 Perfil principal para H.265, hasta el nivel 5.0 y 4096×2304@30fps
 Admite codificación de transmisión múltiple
 3840 x 2160 a 30 fps + 1080codificación p@30 fps
 3840 x codificación 2160@30 + 3840 x decodificación 2160@30 fps
 Formato de datos de entrada:
 YCbCr 4:2:0 plano
 YCbCr 4:2:0 semiplano
 YCbYCr 4:2:2
 CbYCrY 4:2:2 intercalado
 RGB444 y BGR444
 RGB555 y BGR555
 RGB565 y BGR565
 RGB888 y BRG888
 RGB101010 y BRG101010
<estilo de extensión =”color: #ffffff;”>RV1126 Hoja de datos Rev 1.4</durar>
 Un dominio de voltaje aislado para admitir DVFS
1.2.4 CODEC JPEG
 Codificador JPEG
 Línea de base (DCT secuencial)
 El tamaño del codificador es de 96×96 a 8192×8192(67megapíxeles)
 Hasta 90 millones de píxeles por segundo
 Decodificador JPEG
 El tamaño del decodificador es de 48×48 a 8176×8176(66.8megapíxeles)
 Hasta 76 millones de píxeles por segundo
1.2.5 Unidad de proceso neuronal
 Motor de aceleración de red neuronal con rendimiento de procesamiento de hasta 2.0 TOPS
 Soporte entero 8, entero 16 operación de convolución
 Admite marcos de aprendizaje profundo: TensorFlow, TF-lite, Pytorch, café, ONNX, MXNET, Duro, Red oscura
 Admite API OpenVX
 Un dominio de voltaje aislado para admitir DVFS
1.2.6 Organización de la memoria
 Memoria interna en chip
 ROM de arranque
 SYSTEM_SRAM en el dominio de voltaje de VD_LOGIC
 PMU_SRAM en el dominio de voltaje de VD_PMU para aplicaciones de baja potencia
 Memoria externa fuera del chip
 DDR3/DDR3L/DDR4/LPDDR3/LPDDR4-2133①
 Flash SPI
 eMMC
 Tarjeta SD
 Flash Nand asíncrono
1.2.7 Memoria interna
 BootRom interno
 Admite el inicio del sistema desde el siguiente dispositivo:
 Interfaz Flash FSPI
 Interfaz eMMC
 Interfaz SDMMC
 Interfaz asíncrona Nand
 Descarga del código del sistema de soporte mediante la siguiente interfaz:
 Interfaz USB OTG (Modo de dispositivo)
 SISTEMA_SRAM
 Tamaño: 64KB
 PMU_SRAM
 Tamaño: 8KB
1.2.8 Memoria externa o dispositivo de almacenamiento
 Interfaz de memoria dinámica (DDR3/DDR3L/DDR4/LPDDR3/LPDDR4-2133)
 Compatible con los estándares JEDEC
Compatible con DDR3/DDR3L/DDR4/LPDDR3/LPDDR4-2133
 Admite un ancho de datos de 32 bits, 2 rangos (chip selecciona), espacio de direcciones máximo de 4 GB por rango, el espacio total de direcciones es de 4 GB (máximo)
 Modos de bajo consumo, como apagado y actualización automática para SDRAM
 Interfaz eMMC
 Compatible con la interfaz iNAND estándar
 Compatible con la especificación eMMC 4.51
 Admite tres anchos de bus de datos: 1-poco, 4-bits u 8 bits
 Soporta hasta HS200; pero no es compatible con la cola CMD
<estilo de extensión =”color: #ffffff;”>RV1126 Hoja de datos Rev 1.4</durar>
 Interfaz SD/MMC
Compatible con SD3.0, MMC versión 4.51
 El ancho del bus de datos es de 4 bits.
 Interfaz flash serie flexible(FSPI)
 Admite transferencia de datos desde/hacia un dispositivo flash serie
 Soporte x1, x2, modo x4 bits de datos
 Soporte 2 seleccionar fichas
 Interfaz Nand Flash
 Admite flash nand asíncrono
 El ancho del bus de datos es de 8 bits.
 Soporte 1 selección de chip
 Admite flash LBA nand
 ECC de hardware de hasta 16 bits/1 KB
 Admite temporización de interfaz configurable
1.2.9 Componente del sistema
 MCU RISC-V
 Núcleo de microcontrolador de 32 bits con RISC -V ISA
 Arquitectura de Harvard, instrucción separada, y memorias de datos
 El conjunto de instrucciones es RV32I con extensiones M y C
 Controlador de interrupción programable integrado (IPIC), todo 123 Las líneas IRQ conectadas a GIC para Cortex-A7 también se conectan a RISC –V MCU
 Controlador de depuración integrado con interfaz JTAG
 CRU (reloj &amperio; restablecer la unidad)
 Admite control de sincronización de reloj para componentes individuales
 Un oscilador con entrada de reloj de 24MHz
 Admite control global de reinicio suave para todo el chip, También reinicio por software individual para cada componente.
 UGP (unidad de administración de energía)
 Soporte 5 dominios de voltaje separados VD_CORE/VD_LOGIC/VD_PMU/VD_NPU/VD_VEPU
 Soporte 14 dominios de poder separados, que se puede encender/apagar mediante software basado en diferentes escenas de aplicación
 Múltiples modos de trabajo configurables para ahorrar energía mediante diferentes frecuencias o control de activación automática del reloj o control de encendido/apagado del dominio de energía
 Temporizador
 Soporte 6 64Temporizadores de bits con operación basada en interrupciones para aplicaciones no seguras.
 Soporte 2 64Temporizadores de bits con funcionamiento basado en interrupciones para una aplicación segura
 Admite dos modos de operación: recuento libre y definido por el usuario
 Estado de trabajo del temporizador de soporte comprobable
PWM
 Soporte 12 PWM en chip (PWM0~PWM11) con la operación basada en interrupciones
 La operación programable preescalada al reloj del bus y luego escalada adicionalmente
 Función de temporizador/contador integrado de 32 bits
 Modo de captura de soporte
 Admite modo continuo o modo de una sola vez
 Proporciona modo de referencia y genera varias formas de onda de ciclo de trabajo.
 Optimizado para aplicaciones IR para PWM3, PWM7, y PWM11
 Perro guardián
 Contador de vigilancia de 32 bits
 El contador cuenta atrás desde un valor preestablecido hasta 0 para indicar la ocurrencia de un tiempo de espera
 WDT puede realizar dos tipos de operaciones cuando se agota el tiempo de espera:
 Generar un reinicio del sistema
 Primero, generar una interrupción y si la rutina de servicio no la borra cuando ocurre un segundo tiempo de espera, entonces generar un reinicio del sistema
 Longitud del pulso de reinicio programable
<estilo de extensión =”color: #ffffff;”>RV1126 Hoja de datos Rev 1.4</durar>
 Totalmente 16 rangos definidos del período de tiempo de espera principal
 Un perro guardián para aplicaciones no seguras
 Un perro guardián para aplicaciones seguras
 Controlador de interrupciones
 Soporte 128 Entrada de fuentes de interrupción SPI de diferentes componentes
 Soporte 16 interrupciones activadas por software
 Dos salidas de interrupción (nFIQ y nIRQ) por separado para cada Cortex-A7, ambos son sensibles a bajo nivel
 Admite diferentes prioridades de interrupción para cada fuente de interrupción, y siempre son programables por software
DMAC
 DMA basado en programación de microcódigo
 Se admite la función DMA de lista vinculada para completar la transferencia de dispersión y recopilación
 Admite tipos de transferencia de datos con memoria a memoria, memoria a periférico, periférico a la memoria
 Señala la aparición de varios eventos DMA utilizando las señales de salida de interrupción.
 Un controlador DMA integrado para el sistema
 Funciones DMAC:
 Soporte 8 canales
 27 solicitudes de hardware de periféricos
 2 interrumpe la salida
 Admite tecnología TrustZone y estado seguro programable para cada canal DMA
 Sistema seguro
 Motor de cifrado
 Admite cifrado SM2/SM3/SM4
 Soporte SHA-1, SHA-256/224, SHA-512/384, y MD5 con acolchado de hardware
 Elemento de la lista de enlaces de soporte (LLI) transferencia DMA
 Admite cifrado AES-128 AES-256 &amperio; descifrar cifrado
 Admite modo AES ECB/CBC/OFB/CFB/CTR/CTS/XTS
 Soporte DES &amperio; cifrado TDES &amperio; descifrar cifrado
 Admite modo DES/TDES ECB/CBC/OFB/CFB
 Soporta hasta 4096 bits PKA operaciones matemáticas para RSA/ECC
 Admite configuración de hasta 8 canales
 Admite hasta 256 bits de salida TRNG
 Admite codificación de datos para todos los tipos de DDR
 Admite OTP segura
 Admite depuración segura
 Admite sistema operativo seguro
 Buzón
 Un buzón en SoC para dar servicio a la comunicación MCU A7 y RISC-V
 Admite cuatro elementos de buzón por buzón, cada elemento incluye una palabra de datos, registro de una palabra de comando, y un bit de bandera que puede representar una interrupción
 Proporcionar 32 bloquear registros para que el software los utilice para indicar si el buzón está ocupado
 NIÑOS
 Soporte para descomprimir archivos GZIP
 Soporte para descomprimir archivos LZ4, incluyendo la estructura general del formato de cuadro LZ4 y el formato de cuadro heredado.
 Soporte para descomprimir datos en formato Deflate
 Soporte para descomprimir datos en formato ZLIB
 Admite salida de interrupción completa y de error
 Admite la comprobación de Hash32 en el proceso de descompresión LZ4
 Admite la función de límite de tamaño de los datos descomprimidos para evitar que la memoria se destruya maliciosamente durante el proceso de descompresión.
 Software de soporte para detener el proceso de descompresión.
<estilo de extensión =”color: #ffffff;”>RV1126 Hoja de datos Rev 1.4</durar>
1.2.10 Motor gráfico
 Motor de gráficos 2D (RGA):
 Formatos de origen:
 ABGR8888, XBGR888, ARGB8888, XRGB888
 RGB888, RGB565
RGBA5551, RGBA4444
 Plano YUV420, YUV420 semiplano
 Plano YUV422, YUV422 semiplano
 YUV de 10 bits para YUV420/422 semiplanar
 BPP8, BPP4, BPP2, BPP1
 Formatos de destino:
 ABGR8888, XBGR888, ARGB8888, XRGB888
 RGB888, RGB565
RGBA5551, RGBA4444
 Plano YUV420, YUV420 semiplano
 Plano YUV422, YUV422 semiplano
 Conversión de formato de píxeles, BT.601/BT.709
 Resolución máxima: 8192×8192 fuente, 4096×4096 destino
 BitBlt
 Dos fuentes BitBLT:
 A+B=B sólo BitBLT, Un soporte gira y escala cuando B está fijo
 A+B=C segunda fuente (B) tiene el mismo atributo que (do) más función de rotación
 Relleno de color con relleno degradado, y relleno de patrón
 Estiramiento y contracción de alto rendimiento
 Expansión monocromática para representación de texto
 Nueva alfa integral por píxel (canal color/alfa por separado)
 Modos de fusión alfa, incluido Java 2 Reglas de mezcla de composición de Porter-Duff, clave de croma, máscara de patrón, desvanecimiento
 Operación de tramado
 0, 90, 180, 270-rotación de grados
 espejo x, espejo y, y operación de rotación
 Procesador de mejora de imagen (PEI):
 Formato de imagen
 Datos de entrada: YUV420/YUV422, semiplano/plano, intercambio ultravioleta
 Datos de salida: YUV420/YUV422, semiplano, intercambio ultravioleta, Modo mosaico
 Conversión de muestreo descendente YUV desde 422 to 420
 Resolución máxima para imágenes dinámicas de hasta 1920×1080
 Desentrelazado
1.2.11 Interfaz de visualización
 Uno hasta 24 Interfaz de salida de vídeo paralela RGB de bits
 Una interfaz de salida de vídeo BT.1120
 Una interfaz MIPI DSI de 4 carriles, hasta 1 Gbps por carril
 Hasta 1080p a 60 fps
1.2.12 Procesador de salida de vídeo (GTC)
 Hasta 1920×1080 a 60 fps
 Múltiples capas
 Capa de fondo
 Capa Win0
 Capa Win2
 Formato de entrada: RGB888, ARGB888, RGB565, YCbCr422, YCbCr420, YCbCr444
 1/8 to 8 motor de reducción y ampliación
 Admite pantalla virtual
 256 mezcla de nivel alfa (soporte alfa premultiplicado)
 Clave de color de transparencia
<estilo de extensión =”color: #ffffff;”>RV1126 Hoja de datos Rev 1.4</durar>
YCbCr2RGB (rec601-mpeg/ rec601-jpeg/rec709)
 RGB2YCbCr (BT.601/BT.709)
 Admite múltiples regiones
 Capa Win0 y superposición de capa Win2 intercambiables
 Admite superposición de dominios RGB o YUV
 BCSH (Brillo, Contraste, Saturación, Ajuste de tono)
 BCSH: YCbCr2RGB (rec601-mpeg/ rec601-jpeg/rec709)
 BCSH: RGB2YCbCr (BT.601/BT.709)
 Admite ajuste gamma
 Admite difuminado allegro RGB888to666 RGB888to565 &amperio; tramado hacia abajo FRC (configurable) RGB888a666
 Pantalla en blanco y negro
1.2.13 Interfaz de audio
 I2S0 con 8 canales
 Hasta 8 canales TX y 8 canales ruta RX
 Resolución de audio de 16 bits a 32 bits
 Frecuencia de muestreo de hasta 192 KHz
 Proporciona modo de trabajo maestro y esclavo, software configurable
 Soporte 3 Formatos I2S (normal, justificado a la izquierda, justificado por la derecha)
 Soporte 4 formatos PCM (temprano, tarde1, tarde2, tarde3)
 Los modos I2S y PCM no se pueden utilizar al mismo tiempo
 I2S1/I2S2 con 2 canales
 Hasta 2 canales para TX y 2 canales ruta RX
 Resolución de audio de 16 bits a 32 bits
 Frecuencia de muestreo de hasta 192 KHz
 Proporciona modo de trabajo maestro y esclavo, software configurable
 Soporte 3 Formatos I2S (normal, justificado a la izquierda, justificado por la derecha)
 Soporte 4 formatos PCM (temprano, tarde1, tarde2, tarde3)
 I2S y PCM no se pueden utilizar al mismo tiempo
 PDM
 Hasta 8 canales
 Resolución de audio de 16 bits a 24 bits
 Frecuencia de muestreo de hasta 192 KHz
 Admite el modo de recepción maestra PDM
 TDM
 Soporta hasta 8 canales para TX y 8 canales para la ruta RX
 Resolución de audio de 16 bits a 32 bits
 Frecuencia de muestreo de hasta 192 KHz
 Proporciona modo de trabajo maestro y esclavo, software configurable
 Soporte 3 Formatos I2S (normal, justificado a la izquierda, justificado por la derecha)
 Soporte 4 formatos PCM (temprano, tarde1, tarde2, tarde3)
PWM de audio
 Admite convertir PCM a formato PWM
 Frecuencia de muestreo de hasta 16x
 Admite interpolación lineal para sobremuestreo 2x/4x/8x/16
 Soporte 8/9/10/11 bits enmascarables canal L/R salida PWM
 Códec de audio digital
 Admite ADC digital de 3 canales
 Admite DAC digital de 2 canales
 Admite interfaz I2S/PCM
 Admite modo maestro y esclavo I2S/PCM
 Admite transmisión de audio de 4 canales en modo I2S
 Admite recepción de audio de 2 canales en modo I2S
 Admite transmisión o recepción de audio de 2 canales en modo PCM
 Admite una resolución de muestra de 16 ~ 24 bits tanto para ADC digital como para DAC digital
<estilo de extensión =”color: #ffffff;”>RV1126 Hoja de datos Rev 1.4</durar>
 Tanto el ADC digital como el DAC digital admiten tres grupos de frecuencias de muestreo. Grupo 0 son 8khz/16khz/32kHz/64kHz/128khz, grupo 1 son 11.025khz/22.05khz/44.1khz/88.2khz/176.4khz y grupo 2 son 12khz/24khz/48khz/96khz/192khz
 La banda de paso de los filtros ADC digitales es 0,45625*fs
 Admite ondulación de banda de paso ADC digital dentro de +/-0,1 dB
 La banda de parada de los filtros ADC digitales es 0,5*fs
 Admite atenuación de banda de parada ADC digital de al menos 60 dB
 Admite control de volumen tanto para ADC digital como para DAC digital
 Admite control de nivel automático (ALC)y puerta de ruido para ADC digital
 Admite comunicación con códec analógico a través del bus I2C
1.2.14 Conectividad
 Interfaz SDIO
 Compatible con el protocolo SDIO3.0
 Anchos de bus de datos de 4 bits
 Controlador Ethernet GMAC 10/100/1000M
 Admite velocidades de transferencia de datos de 10/100/1000 Mbps con las interfaces RGMII
 Admite velocidades de transferencia de datos de 10/100 Mbps con las interfaces RMII
 Admite operación full-duplex y half-duplex  Admite descarga de segmentación TCP (TSO) y descarga de segmentación UDP (USAR) aceleración de red<hermano>
USB 2.0 Anfitrión
Compatible con USB 2.0 especificación
 Admite alta velocidad(480mbps), a toda velocidad(12mbps) y baja velocidad(1.5mbps) modo
 Admite especificación de interfaz de controlador de host mejorada (EHCI), Revisión 1.0
 Admite la especificación de interfaz del controlador de host abierto (OHCI), Revisión 1.0a
USB 2.0 OTG
 Especificaciones compatibles
 Especificación del bus serie universal, Revisión 2.0
 Interfaz de controlador de host extensible para bus serie universal (xHCI), Revisión 1.1
 Control de soporte/masivo/interrupción/transferencia isócrona
 Interfaz SPI
 Soporte 2 Controladores SPI, admite dos salidas de selección de chip
 Admite modo serial-master y serial-slave, configurable por software
 Interfaz I2C
 Soporte 6 interfaces I2C(I2C0-I2C5)
 Admite modo de dirección de 7 bits y 10 bits
 Frecuencia de reloj programable por software
 Los datos en el bus I2C se pueden transferir a velocidades de hasta 100 k bits/s en el modo Estándar, hasta 400k bits/s en el modo rápido, o hasta 1 m bits/s en modo rápido Plus
 Interfaz UART
 Soporte 6 interfaces UART (UART0-UART5)
 Soporta 5 bits, 6poco, 7poco, y transmisión o recepción de datos en serie de 8 bits
 Bits de comunicación asíncrona estándar como inicio, detener, y paridad
 Admite diferentes relojes de entrada para la operación UART para obtener una velocidad de baudios de hasta 4 Mbps
 Admite el modo de control de flujo automático(excepto UART2)
1.2.15 Otros
 Múltiples grupos de GPIO
 Todos los GPIO se pueden utilizar para generar una interrupción.
 Admite disparo de nivel e interrupción de disparo de borde
 Admite polaridad configurable de interrupción del disparador de nivel
 Admite flanco ascendente configurable, borde descendente, y ambos bordes disparan la interrupción
 Admite dirección de tracción configurable (un pull-up débil y un pull-down débil)
<fuerte>RV1126 Hoja de datos Rev 1.4</fuerte>
 Admite fuerza de conducción configurable
 Sensor de temperatura (TS-ADC)
 Admite modo definido por el usuario y modo automático
 En modo definido por el usuario, start_of_conversion se puede controlar completamente mediante software, y también puede ser generado por hardware.
 En modo automático, la temperatura de alarma(temperatura alta/baja) la interrupción puede ser configurable
 En modo automático, La temperatura del reinicio del sistema puede ser configurable.
 Apoyo a 2 canal TS-ADC (utilizado para CPU y NPU respectivamente), Los criterios de temperatura de cada canal pueden ser configurables.
 Rango de temperatura de -40~125°C y resolución de temperatura de 5°C
 ADC SAR de 12 bits hasta 732 Tasa de muestreo S/s
 Aproximación sucesiva ADC (ADC SAR)
 Resolución de 10 bits
 Velocidad de muestreo de hasta 1 MS/s
 6 canales de entrada de un solo extremo
 OTP
 Admitir espacio de 32 Kbit y espacio de direcciones superior a 4k es una parte no segura.
 Admite lectura y programación de máscara de palabras en un modelo seguro
 Duración del programa de soporte desde 1 to 32 poco
 Operación de lectura compatible solo con 8 bits
 El estado de programa y lectura se puede leer
 El programa no logra abordar el registro.
 Tipo de paquete
 FCCSP de 409 pines (cuerpo: 14mm x 14 mm; Tamaño de la bola: 0.3mm; lanzamiento de pelota: 0.65mm)
Notas:
①: DDR3/DDR3L/DDR4/LPDDR3/LPDDR4 no se utiliza simultáneamente

RKDevTool_Release_v2.74

https://drive.google.com/file/d/19rfUc4DJP5bPmdeCoDLsawo9b8zZxKMH/view?usp=sharing

SDK

https://drive.google.com/file/d/1CCNWHNNVi8FVG6UXNgrMDYsZx3SrpFyr/view?usp=sharing

Ficha de datos

Hoja de datos RV1126-Vcan1748

RV1126 RV1109 Inicio rápido

Rockchip_RV1126_RV1109_Quick_Start_Linux_EN

Guía para desarrolladores de Rockchip RockX_SDK

Rockchip_Developer_Guide_RockX_SDK_CN

Rockchip_Developer_Guide_RockX_SDK_EN

Un cliente preguntó si nuestra placa de desarrollo RV1126 tiene funciones WiFi y Bluetooth..

El hardware de nuestra placa no viene con módulos WiFi y Bluetooth., pero puedes agregar un módulo WiFi a través de USB para realizar la placa RV1126 con función WiFi. Bluetooth no es compatible actualmente.

Otra cámara de marca para reemplazar a Sony IMX415

Los clientes preguntan si nuestras placas no utilizan la cámara Sony IMX, quiere usar otras marcas de cámaras. Bien, Necesitamos mirar la información de la cámara., resolución, y especificaciones primero.

Nuestros ingenieros lo evaluarán primero.. Si se confirma, Necesitamos cambiar el controlador de la cámara en el firmware RV1126.. Bien, El controlador de la cámara debe ser proporcionado por el cliente.. Lo mejor sería proporcionarnos una pieza de hardware para que podamos probar y verificar si puede funcionar bien mientras lo modificamos..

https://youtube.com/shorts/ud8VvntMqTs